창원대 전기전자회로응용test(실험) 리포트 6.Digital 연산회로
페이지 정보
작성일 23-01-19 17:55
본문
Download : 예비6.digital연산회로.hwp
순서
창원대 전기전자회로응용test(실험) 리포트 6.Digital 연산회로
레포트/공학기술
Download : 예비6.digital연산회로.hwp( 20 )
설명
pspice simulator 로 회로결선 + 결과파형실험 중 일부만이 기재 되어있음을 밝힘(본문내용에서 확인가능) , 창원대 전기전자회로응용실험 리포트 6.Digital 연산회로공학기술레포트 , 창원대_전기전자회로응용실험 리포트_6 Digital 연산회로
1.그림 6.8의 4bit even-parity generator/checker 실험회로를 결선하여라. DO, 1, 2, 3입력에 1〓H(5V)와 0〓L(0V)의 조합을 인가하고 swith sw의 on/off 상태에 따른 p와 y를 측정(measurement)하여 다음 표를 완성하여라.
2. 실험순서 1의 결과를 보고 parity generator/checker의 efficacy를 써라.
parity bit는 전송하고자 하는 데이터의 각 문자에 1비트를 더하여 전송한다.parity bit를 정하여 데이터를 송신하면 수신 측에서는 수신된 데이터의 전체 bit를 계산하여 praity bit를 다시 계산할 수 있으므로 데이터에 에러발생여부를 알 수 있따 그러나 parity bit는 에러발생여부만 알 수 있고 에러를 수정할 수는 없다.
even-parity bit: 전체 bit 에서 1의 개수가 짝수가 되도록 parity bit를 1로 정한다.
3.그림 6.7의 full-adder 회로를 이용하여 4bit adder를 결선하여라. 제작된 4bit adder를 이용하여 Y〓A+B 계산을 수행하여라.
A+B연산1) A〓0001
B〓0xxxCARRY〓0
2)A〓0xxx
B〓xxx…(투비컨티뉴드 )3) A〓1111
4) A〓1111
4. 4bit adder를 이용하여 2’s complement(2의보수)방식에 의한 4bit-subtractor(뺄셈기)를 설계하여라.(hint: 각 bit 당 not gate 추가 또는 각 bit ex-or gate 추가)
5. 제작된 4bit subtrator를 이용하여 Y〓A-B를 수행하여라.
test(실험) 중 일부만이 기재 되어있음을 밝힘(본문내용에서 확인가능)
pspice simulator 로 회로결선 + 결과파형
창원대_전기전자회로응용실험,리포트_6,Digital,연산회로,공학기술,레포트
다.
odd-parity bit: 전체 bit에서 1의 개수가 홀수가 되도록 parity bit를 0로 정한다.
